企业简介
上海兆芯集成电路有限公司 main business:研究、开发、设计集成电路芯片、系统级芯片、模块、电子及通信产品及智能终端并提供相关咨询，委托加工制造和销售自产产品，提供应用系统集成、软件及操作系统配套及参考设计方案；从事上述同类商品的批发、佣金代理（拍卖除外）及进出口业务。【依法须经批准的项目，经相关部门批准后方可开展经营活动】 and other products. Company respected "practical, hard work, responsibility" spirit of enterprise, and to integrity, win-win, creating business ideas, to create a good business environment, with a new management model, perfect technology, attentive service, excellent quality of basic survival, we always adhere to customer first intentions to serve customers, persist in using their services to impress clients.
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上海兆芯集成电路有限公司的工商信息
- 310115400285993
- 91310115067758342E
- 存续（在营、开业、在册）
- 有限责任公司(台港澳与境内合资)
- 2013年04月27日
- 叶峻
- 43750.000000
- 2013年04月27日 至 2063年04月26日
- 自由贸易试验区市场监管局
- 2013年04月27日
- 中国（上海）自由贸易试验区金科路2537号301室
- 研究、开发、设计集成电路芯片、系统级芯片、模块、电子及通信产品及智能终端并提供相关咨询，委托加工制造和销售自产产品，提供应用系统集成、软件及操作系统配套及参考设计方案；从事上述同类商品的批发、佣金代理（拍卖除外）及进出口业务。【依法须经批准的项目，经相关部门批准后方可开展经营活动】
上海兆芯集成电路有限公司的域名
| 类型 | 名称 | 网址 |
| 网站 | 上海兆芯集成电路有限公司官网 | http://www.zhaoxin.com/ |
| 网站 | 上海兆芯集成电路有限公司官网 | www.zhaoxin.com |
上海兆芯集成电路有限公司的商标信息
上海兆芯集成电路有限公司的专利信息
| 序号 | 公布号 | 发明名称 | 公布日期 | 摘要 |
| 1 | CN105975405A | 处理器和使处理器进行工作的方法 | 2016.09.28 | 本发明涉及一种处理器和使处理器进行工作的方法。处理器包括转译后备缓冲器(TLB)、指令转译器和存储器 |
| 2 | CN105993005A | 处理器内支持大量不同地址空间的地址转译快取 | 2016.10.05 | 一处理器包含一转译后备缓冲器(TLB)(206)与一映射模块(204)。此转译后备缓冲器(206)包 |
| 3 | CN106130542A | 电荷泵 | 2016.11.16 | 一种电荷泵，包括：一切换电路、一固定电流源、一固定电流沉、一适应电流源以及一适应电流沉。切换电路根据 |
| 4 | TWM522354 | 积体电路测试载板 | 2016.05.21 | 积体电路测试载板，其包括有第一表面，第一表面包括多个第一接触件，积体电路测试载板更包括测试板，测试板 |
| 5 | TWI535346 | 线路基板和封装结构 | 2016.05.21 | 明提供一种线路基板和封装结构。上述线路基板包括一成型材料，具有彼此相对的一晶片侧表面和一焊球侧表面； |
| 6 | TWI535212 | 电压转换电路 | 2016.05.21 | 电压转换电路，接收供应电压与输入信号以产生第一反相输出信号、第一输出信号、第二反相输出信号与第二输出 |
| 7 | CN105959013A | 利用预先霍夫曼编码决定对匹配字符串或反向指针执行霍夫曼编码程序的硬件数据压缩器 | 2016.09.21 | 一种硬件数据压缩器，包括第一硬件引擎与第二硬件引擎。第一硬件引擎为：寻找字符区块中位于当前位置的字符 |
| 8 | CN105993003A | 同时无效化所有关联于一X86进程内容标识符的地址转译快取项目 | 2016.10.05 | 一种转译后备缓冲器(TLB)。此转译后备缓冲器包含多个项目，其中，各该项目用以保存一地址转译与一区域 |
| 9 | CN105793833A | 快取存储器诊断回写 | 2016.07.20 | 一种处理器，包含具有多个快取项目的一快取存储器。各快取项目存有一快取列的数据、该快取列的一状态与一标 |
| 10 | CN105793825A | 可从过多的近似计算误差中恢复的处理器 | 2016.07.20 | 一种处理器，包括一储存器，该储存器被配置以接收该处理器以一近似方法执行一组计算前的一状态的一快照。该 |
| 11 | CN105955395A | 自动功率控制系统、方法与偏压电流控制电路 | 2016.09.21 | 本发明涉及一种偏压电流控制电路，包括互导电路，连接至节点，感测电压信号以产生第一电流；恒流源，连接节 |
| 12 | CN106126189A | 微处理器中的方法 | 2016.11.16 | 一种微处理器中的方法，用以预备执行一±A*B±C形式的融合乘积‑相加运算，其通过发送第一与第二乘积‑ |
| 13 | CN103580479B | 电压转换电路 | 2016.06.08 | 电压转换电路，包括前级电压转换电路和与之耦接的后级电压转换电路。前级电压转换电路包括：第一电压保护模 |
| 14 | CN106201989A | 具有从空闲列表的处理器和使用其回收物理寄存器的方法 | 2016.12.07 | 处理器包括物理寄存器、重排序缓冲器、主空闲列表、从空闲列表、主回收电路和从回收电路。重排序缓冲器包括 |
| 15 | CN105701032A | 具多样替换策略的集合关联快取内存 | 2016.06.22 | 本发明提供一种集合关联快取内存，包括：具有存储组件的阵列，其被布置为M个集合与N个分路；分配单元，用 |
| 16 | CN105700857A | 多个资料预取器根据记忆体存取类型的预取效益听从其他预取器 | 2016.06.22 | 处理器包括用以根据记忆体存取预取资料的第一预取器以及根据记忆体存取预取资料的第二预取器，每一个记忆体 |
| 17 | CN106485318A | 具有混合协处理器/执行单元神经网络单元的处理器 | 2017.03.08 | 一处理器，包括前端部分，以发布指令至执行单元。神经网络单元包括第一，第二与第三存储器。第一存储器装载 |
| 18 | CN106599992A | 以处理单元群组作为时间递归神经网络长短期记忆胞进行运作的神经网络单元 | 2017.04.26 | 输出缓冲器装载N个文字分配至N/J个互斥输出缓冲文字群组内。N个处理单元分配至N/J个相对应的互斥处 |
| 19 | CN106599990A | 具有神经存储器的神经网络单元和集体将来自神经存储器的数据列移位的神经处理单元阵列 | 2017.04.26 | 一种神经网络单元，包括第一存储器，第二存储器，N个神经处理单元与多个启动函数单元。第一存储器装载N个 |
| 20 | CN106598545A | 执行于处理器的架构程序与执行于处理器执行单元的非架构程序间关于共享资源的沟通机制 | 2017.04.26 | 多个功能单元用以攫取与译码架构程序的架构指令，此架构指令属于处理器的架构指令集。执行单元包括第一存储 |
| 21 | CN106599991A | 具有神经存储器的神经网络单元和集体将来自神经存储器的数据列移位的神经处理单元阵列 | 2017.04.26 | N个处理单元构成的阵列。各个处理单元包括累加器、算术单元、权重输入与多任务缓存器。算术单元对第一、第 |
| 22 | CN106599989A | 具有神经存储器的神经网络单元和集体将来自神经存储器的数据列移位的神经处理单元阵列 | 2017.04.26 | 一种神经网络单元。此神经网络单元包括一缓存器与多个神经处理单元(NPU)。缓存器可利用一除数的一倒数 |
| 23 | CN106569958A | 以内存访问类型来分配的全关联快取内存 | 2017.04.19 | 本发明提供一种全关联快取内存，包括：具有存储组件的阵列；分配单元，用以分配所述阵列的存储组件以因应于 |
| 24 | CN206098386U | 晶粒封装结构及其晶粒载板 | 2017.04.12 | 一种晶粒载板，包括载板以及铜箔层。载板具有晶粒承载面，晶粒承载面设有晶粒接合区以及位于晶粒接合区周围 |
| 25 | CN104392978B | 线路基板和半导体封装结构 | 2017.04.12 | 本发明公开一种线路基板和半导体封装结构。上述线路基板包括一核心板，具有彼此相对的一芯片侧表面和一焊锡 |
| 26 | CN104333357B | 维持时间最佳化电路 | 2017.04.05 | 一种维持时间最佳化电路，该维持时间最佳化电路包括一校正电路和一延迟控制电路。延迟控制电路用于延迟一时 |
| 27 | CN106557303A | 微处理器和用于一微处理器的检测方法 | 2017.04.05 | 本发明涉及一种微处理器和一种用于一微处理器的检测方法，该微处理器包括：一指令高速缓存；一硬件状态机， |
| 28 | CN106557299A | 浮点操作数计算方法以及使用此方法的装置 | 2017.04.05 | 本发明的实施例提出一种浮点操作数计算方法，实施于微处理器的执行单元中，至少包括以下步骤：从来源寄存器 |
| 29 | CN106557301A | 经由多级保留站结构的发射指令分派方法 | 2017.04.05 | 一种经由多级保留站(RS)结构的发射指令分派方法，包括：藉由主RS存储接收的发射指令至至少一个主RS |
| 30 | CN105302219B | 电源供应去耦合电路 | 2017.03.29 | 一种电源供应去耦合电路，包括一运算放大器、一电容器、一源电阻器以及一稳定电路。运算放大器具有正输入端 |
| 31 | CN106528047A | 选择性将启动函数输出或累加器值写回神经存储器的神经处理单元 | 2017.03.22 | 一种神经网络单元，包括一个指定第一与第二动作的可程序化指针、第一存储器、第二存储器、多个神经处理单元 |
| 32 | CN106528049A | 在多存储体条件分支预测器中用于更新事件的随机数产生 | 2017.03.22 | 一种分支预测器，拥有具有保留预测信息的条目的多个存储体，包含该分支预测器的处理器利用这些分支历史信息 |
| 33 | CN106534874A | 纹理砖压缩及解压缩方法以及使用该方法的装置 | 2017.03.22 | 本发明的实施例提出一种纹理砖压缩方法，至少包含以下步骤。将纹理砖中的每一画素分至多个群组中之一者并产 |
| 34 | CN106528450A | 数据预先提取方法及使用此方法的装置 | 2017.03.22 | 数据预先提取方法及使用此方法的装置。本发明的实施例提出一种数据预先提取方法，至少包含以下步骤。并行地 |
| 35 | CN106505999A | 相位侦测器 | 2017.03.15 | 一种相位侦测器，包括一时脉延迟电路、一数据延迟电路、一控制电路、一D型触发器以及一逻辑电路。时脉延迟 |
| 36 | CN106507111A | 使用残差补偿的视频编码方法以及使用该方法的装置 | 2017.03.15 | 本发明提出一种使用残差补偿的视频编码方法以及使用该方法的装置，该使用残差补偿的视频编码方法包括：计算 |
| 37 | CN106503796A | 多运算神经网络单元 | 2017.03.15 | 神经网络单元包括一神经处理单元阵列。N个神经处理单元的第一与第二多任务器分别选择性地集体作为第一与第 |
| 38 | CN106503797A | 具有神经存储器的神经网络单元以及集体将接收自神经存储器的数据列进行移位的神经处理单元阵列 | 2017.03.15 | 一种神经网络单元，包括第一存储器，第二存储器与神经处理单元阵列。第一存储器装载数据矩阵的元素。第二存 |
| 39 | CN206020601U | 芯片测试装置 | 2017.03.15 | 本实用新型公开一种芯片测试装置，用于测试芯片，所述测试装置包括多数个次框架、多数个连接器以及多数个盖 |
| 40 | CN106485321A | 具有架构神经网络执行单元的处理器 | 2017.03.08 | 一种处理器，包括一个将指令集架构的指令从存储器攫取至处理器的指令攫取单元与多个对指令的操作数执行运算 |
| 41 | CN106485319A | 具有神经处理单元可动态配置以执行多种数据尺寸的神经网络单元 | 2017.03.08 | 一神经网络单元，包括缓存器，第一存储器，第二存储器与一神经处理单元阵列。缓存器装载一指针指定窄/宽配 |
| 42 | CN106484362A | 利用使用者指定二维定点算术运算的装置 | 2017.03.08 | 一种装置，包括多个算术逻辑单元、一缓存器与多个调整单元。各个算术逻辑单元具有一累加器以及一整数算术单 |
| 43 | CN106485315A | 具有输出缓冲器反馈与遮蔽功能的神经网络单元 | 2017.03.08 | 输出缓冲器用以装载N个文字，分配至N/J个互斥的输出缓冲文字群组。N个处理单元分配至N/J个互斥的处 |
| 44 | CN106485323A | 具有输出缓冲器反馈以执行时间递归神经网络计算的神经网络单元 | 2017.03.08 | 一种神经网络单元，包括随机存取存储器，输出缓冲器与神经处理单元阵列。神经处理单元阵列执行以下步骤：从 |
| 45 | CN106485322A | 同时执行长短期记忆胞计算的神经网络单元 | 2017.03.08 | 一输出缓冲器用以装载N个文字，分配至N/J个互斥的输出缓冲文字群组。N个处理单元分配至N/J个互斥的 |
| 46 | CN104319275B | 静电放电保护电路 | 2017.02.22 | 本发明揭露一种静电放电保护电路，包括一第一N型晶体管，具有耦接至供应电压的一第一端点、耦接至参考电压 |
| 47 | CN106452783A | 计算机系统及安全执行的方法 | 2017.02.22 | 本申请提供一种包括处理器及存储器的计算机系统。处理器包括微码执行单元、及可编程熔丝用以储存由商用密码 |
| 48 | CN106447035A | 具有可变率执行单元的处理器 | 2017.02.22 | 一种处理器，包括多个功能单元，缓存器与执行单元。功能单元以第一时频率攫取译码处理器的架构指令集的架构 |
| 49 | CN105518563B | 动态电压频率调整系统及其方法 | 2017.02.22 | 本发明提供一种动态电压频率调整系统及其方法，包括：一运算单元；一电源管理单元；一硬件活动监控单元，用 |
| 50 | CN106447037A | 具有多个可选择输出的神经网络单元 | 2017.02.22 | 一种神经网络单元，包括一缓存器，多个神经处理单元与多个启动函数单元。缓存器可利用一控制值予以程序化。 |
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